삼성, 3D 적층 트랜지스터 구현…반도체 미세화 한계 넘어

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반도체 학회 'VLSI 심포지엄' 참가…AI 칩 성능 향상 기대

1천여편 이상 제출 논문 중 '베스트 페이퍼' 선정

(서울=연합뉴스) 강태우 기자 = 삼성전자가 반도체 미세화 한계를 극복할 수 있는 차세대 3차원(3D) 적층 트랜지스터 기술을 업계 최초로 구현했다.

기존보다 더 많은 트랜지스터를 같은 면적에 집적할 수 있어 인공지능(AI) 반도체 성능 향상에 기여할 것으로 전망된다.

17일 삼성전자 반도체 뉴스룸에 따르면 삼성전자 반도체연구소 로직 TD팀은 최근 미국에서 열린 세계 3대 반도체 학회 중 하나인 'VLSI 심포지엄 2026'에서 업계 최소 크기의 '3차원 적층 전계효과 트랜지스터(3D Stacked FET)' 구현 성과를 발표했다.

해당 논문은 1천여편 이상의 제출 논문 가운데 최고 평가를 받아 '베스트 페이퍼'로 선정됐다.

이번 연구의 핵심은 기존에 평면(2D) 위에 배치하던 트랜지스터를 수직으로 쌓아 반도체 집적도를 획기적으로 높인 것이다.

그동안 반도체 업계는 트랜지스터를 더 촘촘하게 배치해 성능을 높여왔지만, 소자 간 간격이 지나치게 좁아지면서 전기 간섭이 발생하는 물리적 한계에 직면해 왔다.

삼성전자는 이를 해결하기 위해 트랜지스터를 위아래로 적층하는 구조를 적용했다. 이에 따라 같은 면적에서 차지하는 공간을 절반 수준으로 줄여 이론적으로 집적도를 2배 높일 수 있게 됐다.

같은 면적의 웨이퍼에 두 배의 트랜지스터를 넣을 수 있게 된 셈이다.

수직 적층 구조는 낸드플래시의 V낸드(V-NAND), D램 기반 고대역폭 메모리(HBM) 등에 먼저 도입된 개념이다. 이 같은 구조를 이제는 로직 반도체에도 적용했다.

또 연구팀은 이번 연구에서 업계 최소 수준인 42나노미터(㎚) 게이트 간격도 구현했다. 기존 업계 기록인 48㎚보다 미세한 수준이다.

삼성전자는 수직 적층 구조를 통해 반도체의 전력 효율과 성능을 크게 높일 수 있을 것으로 보고 있다. 같은 면적에 더 많은 트랜지스터를 집적할 수 있어 전력 효율은 2배, 성능은 최대 100% 향상될 수 있다는 설명이다.

삼성전자 관계자는 "더 작은 면적에서 더 많은 연산을 낮은 전력으로 처리할 수 있어 AI와 고성능컴퓨팅(HPC)용 차세대 로직 반도체에 적합한 구조"라며 "수평 미세화의 한계를 수직 적층으로 극복한 의미 있는 성과"라고 말했다.

burning@yna.co.kr

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