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회로·레이아웃 전 과정 통합해 최적화…"실험서 설계 시간 76% 단축"
UNIST 윤희인 교수(왼쪽), 김성진 연구원. [울산과학기술원 제공. 재판매 및 DB 금지]
(울산=연합뉴스) 김용태 기자 = 반도체 설계 전문가가 길게는 수개월씩 걸려 작업하던 고성능 통신 반도체 회로 설계 속도를 비약적으로 높일 수 있는 인공지능(AI) 기술을 찾았다.
울산과학기술원(UNIST)은 전기전자공학과 윤희인 교수와 경북대학교 송대건 교수팀이 통신 회로인 LC 전압제어 발진기(LC-VCO)를 회로 설계 단계부터 실제 칩에 넣는 물리적 레이아웃까지 자동으로 설계해주는 AI 모델을 개발했다고 5일 밝혔다.
LC-VCO는 5G 같은 고속 통신 시스템에서 주파수를 만들어내는 반도체 회로다.
신호 잡음과 전력 소모를 줄이기 위해서는 인덕터, 트랜지스터 크기와 같은 변수를 잘 조합해 회로를 설계해야 하는데, 설계된 회로를 실제 칩 안으로 옮기기 위한 레이아웃 설계 단계에서는 회로 설계 단계의 조합이 깨지기 쉽다.
배선 굵기와 소자 배치에 따라 기생 효과가 더해지면서 주파수와 잡음 특성이 다시 달라질 수 있기 때문이다.
연구팀이 개발한 모델은 회로 설계와 레이아웃을 개별적으로 최적화하던 기존 방식 대신 AI가 두 단계를 통합적으로 관리해 최적화한다.
회로 설계 단계에서는 강화 학습을 적용해 설계 변수들을 바꿔가며 목표 주파수와 성능을 만족하는 조합을 찾는다.
레이아웃 단계에서는 경사하강법을 이용해 배선 폭과 간격 같은 물리적 설계 변수를 성능이 개선되는 방향으로 반복해서 보정한다. 경사하강법은 현재 상태에서 성능이 더 좋아지는 방향을 따라 설계값을 조금씩 조정해 최적의 조건을 찾아가는 기법이다.
실험 결과 기존 자동 설계 방식으로 약 119시간 걸리던 작업이 28.5시간 만에 완료돼 설계 시간이 76% 이상 단축됐다고 연구팀은 설명했다. 성능 지수(FoM)도 기존 대비 우수한 결과를 보였다.
또 전이 학습이 적용돼 반도체 나노 공정 노드가 바뀌어도 기존에 학습한 내용을 바탕으로 설계를 이어갈 수 있다. 예를 들어 65㎚ 공정으로 학습한 AI는 40㎚나 28㎚ 공정에서도 처음 학습에 필요했던 데이터의 약 10%만 추가로 활용해 설계를 수행할 수 있다.
연구팀 관계자는 "5G·6G 통신과 AI 칩의 핵심 부품인 주파수 생성 회로의 성능은 높이면서 설계 비용은 크게 낮출 수 있다"며 "중장기적으로 반도체 설계 인력 부족 문제를 해결하고, 차세대 공정으로의 전환 속도를 획기적으로 앞당길 수 있는 도구"라고 말했다.
연구 결과는 전기전자공학자협회(IEEE) 반도체 회로 공학회에서 발행하는 학술지 'IEEE 집적 회로 및 시스템 설계 자동화'(TCAD·Transactions on Computer-Aided Design of Integrated Circuits and Systems)에 4월 3일 온라인으로 공개됐다.
이번 연구는 과학기술정보통신부, 한국연구재단, 교육부, 산업통상부, 반도체설계교육센터, 삼성전자, 액시온, 정보통신기획평가원 등의 지원을 받았다.
yongtae@yna.co.kr
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